an502_design_example

SMBus_Controller_Altera_MAX_II_CPLD_Design_Example
..................................................\code
..................................................\....\arbitration.v
..................................................\....\bus_idle_detect.v
..................................................\....\mod__crc.v
..................................................\....\op_stage.v
..................................................\....\oscillator.v
..................................................\....\smbus_controller.v
..................................................\modelsim
..................................................\........\arbitration.v
..................................................\........\bus_idle_detect.v
..................................................\........\mod__crc.v
..................................................\........\op_stage.v
..................................................\........\oscillator.v
..................................................\........\smbus_controller.cr.mti
..................................................\........\smbus_controller.mpf
..................................................\........\smbus_controller.v
..................................................\........\transcript
..................................................\........\tst_bnch.v
..................................................\........\vsim.wlf

..................................................\........\wave.do
..................................................\........\work
..................................................\........\....\arbitration
..................................................\........\....\...........\verilog.psm
..................................................\........\....\...........\_primary.dat
..................................................\........\....\...........\_primary.vhd
..................................................\........\....\bus_idle_detect
..................................................\........\....\...............\verilog.psm
..................................................\........\....\...............\_primary.dat
..................................................\........\....\...............\_primary.vhd
..................................................\........\....\clkgen_low_extend_detect
..................................................\........\....\........................\verilog.psm
..................................................\........\....\........................\_primary.dat
..................................................\........\....\........................\_primary.vhd
..................................................\........\....\fsm
..................................................\........\....\...\verilog.psm
..................................................\........\....\...\_primary.dat
..................................................\........\....\...\_primary.vhd
..................................................\........\....\mod_crc
..................................................\........\....\.......\verilog.psm
..................................................\........\....\.......\_primary.dat
..................................................\........\....\.......\_primary.vhd
..................................................\........\....\oscillator
..................................................\........\....\..........\verilog.psm
..................................................\........\....\..........\_primary.dat
..................................................\........\....\..........\_primary.vhd
..................................................\........\....\oscillator_altufm_osc_7p3
..................................................\........\....\.........................\verilog.psm
..................................................\........\....\.........................\_primary.dat
..................................................\........\....\.........................\_primary.vhd
..................................................\........\....\output_stage
..................................................\........\....\............\verilog.psm
..................................................\........\....\............\_primary.dat
..................................................\........\....\............\_primary.vhd
..................................................\........\....\pec
..................................................\........\....\...\verilog.psm
..................................................\........\....\...\_primary.dat
..................................................\........\....\...\_primary.vhd
..................................................\........\....\piso
..................................................\........\....\....\verilog.psm
..................................................\........\....\....\_primary.dat
..................................................\........\....\....\_primary.vhd
..................................................\........\....\smbus_controller
..................................................\........\....\................\verilog.psm
..................................................\........\....\................\_primary.dat
..................................................\........\....\................\_primary.vhd
..................................................\........\....\test_bench
..................................................\........\....\..........\verilog.psm
..................................................\........\....\..........\_primary.dat
..................................................\........\....\..........\_primary.vhd
..................................................\........\....\_info
..................................................\quartus
..................................................\.......\arbitration.v
..................................................\.......\bus_idle_detect.v
..................................................\.......\db
..................................................\.......\..\smbus_controller.asm.qmsg
..................................................\.......\..\smbus_controller.asm_labs.ddb
..................................................\.......\..\smbus_controller.cbx.xml
..................................................\.......\..\smbus_controller.cmp.cdb
..................................................\.......\..\smbus_controller.cmp.hdb
..................................................\.......\..\smbus_controller.cmp.logdb
..................................................\.......\..\smbus_controller.cmp.rdb
..................................................\.......\..\smbus_controller.cmp.tdb
..................................................\.......\..\smbus_controller.cmp0.ddb
..................................................\.......\..\smbus_controller.dbp
..................................................\.......\..\smbus_controller.db_info
..................................................\.......\..\smbus_controller.eco.cdb
..................................................\.......\..\smbus_controller.fit.qmsg
..................................................\.......\..\smbus_controller.hier_info
..................................................\.......\..\smbus_controller.hif
..................................................\.......\..\smbus_controller.map.cdb
..................................................\.......\..\smbus_controller.map.hdb
..................................................\.......\..\smbus_controller.map.logdb
..................................................\.......\..\smbus_controller.map.qmsg
..................................................\.......\..\smbus_controller.pre_map.cdb
..................................................\.......\..\smbus_controller.pre_map.hdb
..................................................\.......\..\smbus_controller.psp
..................................................\.......\..\smbus_controller.pss
..................................................\.......\..\smbus_controller.rtlv.hdb