8.10

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最后更新： 2019-12-27 02:18:20

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备注说明

modelsim 状态机 verilog VHDL 状态机 verilog 状态机状态机

所属分类：其他
开发工具：matlab
文件大小：18KB
下载次数：51
上传日期：2006-03-23 16:34:41

说明：强烈推荐下载,verilog状态机实例.可以在modelsim下运行.
(strongly recommend downloading Verilog state machine example. In modelsim running.)

文件列表：

8.10
....\dflop.cr.mti
....\dflop.mpf
....\dflop.v
....\dflop.v.bak
....\test.v
....\test.v.bak
....\vsim.wlf
....\work
....\....\dflop
....\....\.....\verilog.asm
....\....\.....\_primary.dat
....\....\.....\_primary.vhd
....\....\shifter
....\....\.......\verilog.asm
....\....\.......\_primary.dat
....\....\.......\_primary.vhd
....\....\test
....\....\....\verilog.asm
....\....\....\_primary.dat
....\....\....\_primary.vhd
....\....\_info